Microblaze Linux/Qemu/U-Boot wiki

Tracking patches system

Wed, 01 Jul 2009 16:10:13 +0200

	current
Line 1:	Line 1:
	+	====== Tracking patches system ======
	+	This pages is from U-BOOT discussion. The main reason for this page is for information how to manage patches and what are the possibilities in managing this.

	+
	+	* gnats http://www.gnu.org/software/gnats/
	+	* patchwork http://ozlabs.org/~jk/projects/patchwork/ http://patchwork.ozlabs.org/
	+	* Jeremy Kerr has a perl script that picks out patches: <http://ozlabs.org/~jk/projects/patchwork/> <http://patchwork.ozlabs.org/> - try before you buy
	+
	+	I'm not sure how effective it is at following the threads. One VERY
	+	NICE thing about it is the "download" button that gives you a clean
	+	patch email. Unless I'm missing something, sites like gmane.org don't
	+	have a way of getting truly clean (unHTML-ized, no email obfuscation)
	+	versions of the archives.
	+
	+	Hmmm, Patchwork's threading capabilities appear to be less than gmane's
	+	<http://thread.gmane.org/gmane.linux.ports.ppc.embedded/17429>
	+	vs
	+	<http://patchwork.ozlabs.org/linuxppc-embedded/patch?id=13060>
	+	and
	+	<http://patchwork.ozlabs.org/linuxppc-embedded/patch?id=13051>
	+	Based on a very cursory review, it looks like a good idea, but needs
	+	more polishing before it makes it to version 1.0.
	+
	+	Testimonial:
	+	<http://laforge.gnumonks.org/weblog/2005/08/index.html>
	+
	+	---------------------------------------------------------------------
	+
	+	For project management, I keep looking at Trac with the git plugin (not
	+	sure how well the git plugin works, but OLPC development uses it). My
	+	gut feel from browsing open source projects is that it is one of the
	+	more popular systems, but I don't know if it is a good match for
	+	u-boot/denx.de's needs.
	+	<http://trac.edgewall.org/>
	+	The user list is pretty extensive:
	+	<http://trac.edgewall.org/wiki/TracUsers>
	+
	+	OLPC uses trac and git:
	+	<http://dev.laptop.org/>
	+
	+	---------------------------------------------------------------------
	+
	+	Django is an interesting dB / Python interface, the same problem space
	+	addressed by Ruby on Rails.
	+	<http://www.djangoproject.com/>
	+
	+	I have a vision of extending Trac, possibly through Django, to encompass
	+	more of the development lifecycle. In this discussion, for instance,
	+	rewriting Patchwork in python and then marrying it with Trac.
	+	Interestingly enough, Django uses Trac (and svn, but we won't hold that
	+	against it ;-) .
	+
	+	[snipped the cork comment, much too graphic ;-]

Pokyny na cviceni

Wed, 01 Jul 2009 16:10:13 +0200

	current
Line 1:	Line 1:
	+	====== Pokyny na cviceni ======
	+	* kontaktni emailova adresa je simekm2@fel.cvut.cz s predmetem X36PNO a casu cvici
	+
	+	Subject: X36PNO Po 16:00 Novak, Novotny
	+
	+	* soubory .vhd a .ucf bude opatren v horni casti komentari se jmeny kdo soubor vytvoril
	+	* VHDL (pomlcka pomlcka) Novak, Novotny Pondeli 3.3.2008 16:00
	+	* UCF ## Novak, Novotny Pondeli 3.3.2008 16:00
	+
	+	===== Práce s vývojovými deskami =====
	+	Vývojová deska není na hrani - tzn. šahání na desky je nepřípustné. Neničte vybavení HW labu a neničte vyučovací pomůcky
	+
	+	- Na šahaní je v HW labu připraveno topeni, či kovová část počítače - tímto se zbavíte statické elekřiny. tj. šáhněte si.
	+	- Najděte příslusný vývojový kit a držte jej za části, které přímo nesouvisí s plošným spojem - tj. plexisklo, (pokud si nevíte rady za jakou část vývojový kit držet zeptejte se cvičícího)
	+	- Najděte si přislušné propojovací a napájecí prvky.
	+	- Znovu si šáhněte na místa k tomu určená
	+	- Připojte JTAG kabel pouze k vývojové desce
	+	- Připojte napájecí konektor k vývojové desce
	+	- Pripojte seriovou linku
	+	- Nyní pripojte JTAG kabel na paralelní port nebo USB (dle vývojové desky) a seriovou linku
	+	- Zapněte vývojovou desku
	+
	+	===== Pokyny k pouzivani pripravku =====
	+	* pripojeni JTAG se pouzivaji pouze predni USB porty
	+	* pripravek se pujcuje a vraci cvicicimu - pro pravidla jak zachazet s pripravkem se podivejte [[mno\|sem]]
	+	* manual k pripravku http://www.digilentinc.com/Data/Products/S3EBOARD/S3EStarter_ug230.pdf http://service.felk.cvut.cz/lab/pripr/pld.html
	+
	+	===== S3E500 UCF pinout =====
	+	==== Co je UCF soubor? ====
	+	UCF soubor popisu zapojeni vodicu v designu na vstupne vystupni bunky a tim i na piny obvodu FPGA. Jelikoz pouzivame vyvojove desky a nemuzeme ovlivnit zapojeni pinu FPGA k dalsim zdrojum jako jsou LED diody, prepinace, VGA aj. je nutne respektovat vyrobcem zvolene zapojeni.
	+
	+	* V celem prubehu semestru budeme pouzivat S3Edesky s XC3S500E
	+	* Budeme pouzivat spinace, prepinace a led diody
	+
	+	==== UCF pro CLK ====
	+	NET "CLK_50MHZ" LOC = "C9" \| IOSTANDARD = LVCMOS33 ;
	+
	+	==== UCF pro diody - Discrete LEDS ====
	+	NET "LED<7>" LOC = "F9" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<6>" LOC = "E9" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<5>" LOC = "D11" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<4>" LOC = "C11" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<3>" LOC = "F11" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<2>" LOC = "E11" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<1>" LOC = "E12" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+	NET "LED<0>" LOC = "F12" \| IOSTANDARD = LVTTL \| SLEW = SLOW \| DRIVE = 8 ;
	+
	+	==== UCF pro prepinace - Slide switches====
	+	NET "SW<0>" LOC = "L13" \| IOSTANDARD = LVTTL \| PULLUP ;
	+	NET "SW<1>" LOC = "L14" \| IOSTANDARD = LVTTL \| PULLUP ;
	+	NET "SW<2>" LOC = "H18" \| IOSTANDARD = LVTTL \| PULLUP ;
	+	NET "SW<3>" LOC = "N17" \| IOSTANDARD = LVTTL \| PULLUP ;
	+	==== UCF pro spinace - Push button switches ====
	+	NET "BTN_EAST" LOC = "H13" \| IOSTANDARD = LVTTL \| PULLDOWN ;
	+	NET "BTN_NORTH" LOC = "V4" \| IOSTANDARD = LVTTL \| PULLDOWN ;
	+	NET "BTN_SOUTH" LOC = "K17" \| IOSTANDARD = LVTTL \| PULLDOWN ;
	+	NET "BTN_WEST" LOC = "D18" \| IOSTANDARD = LVTTL \| PULLDOWN ;
	+
	+	====== Priklady pro cviceni ======
	+
	+
	+	===== Rozvrh cvičení =====
	+	[[pno:pno\|Zadání semestrální práce]]
	+
	+	^Týden^Datum^Náplň^
	+	\|1.\|25.2. - 29.2.\| \|
	+	\|2.\|3.3. - 7.3.\| \|
	+	\|3.\|10.3. - 14.3.\| \|
	+	\|4.\|17.3. - 21.3.\| \|
	+	\|5.\|24.3. - 28.3.\|Velikonoční pondělí\|
	+	\|6.\|31.3. - 4.4.\|Dodělání úloh z první půlky semestru\|
	+	\|7.\|7.4. - 11.4.\|Psaní testbenchu k semestrální práci - 1. cvičení\|
	+	\|8.\|14.4. -18.4.\|Psaní testbenchu k semestrální práci - 2. cvičení\|
	+	\|9.\|21.4. - 25.4.\|Návrh a implementace - 1. cvičení\|
	+	\|10.\|28.4. - 2.5.\|Návrh a implementace - 2. cvičení\|
	+	\|11.\|5.5. - 9.5.\|Ladění - 1. cvičení\|
	+	\|12.\|12.5. - 16.5.\|Ladění - 2. cvičení, začátek integrace\|
	+	\|13.\|19.5. - 23.5.\|Integrace a psaní dokumentace(reporty)\|
	+	\|14.\|26.5. - 30.5.\|Prezentace dosažených výsledků - zápočty\|
	+
	+
	+	* Časový plán se může dle obsahu laboratoří a zdatnosti studentů měnit
	+
	+
	+
	+	====== Cviceni 1 ======
	+	* Cílem tohoto cvičení je seznámit vás se základními konstrukty jazyka VHDL a s architekturou FPGA. Pro tento účel je předpřipraveno několik příkladů kombinačních a sekvenčních obvodů.
	+	* Seznameni s ISE
	+	* Vytvorte counter
	+
	+	====== Cviceni 2 ======
	+	* Realizujte priklady 1 a 2.
	+	* Nepouzivejte zadne predpripravene soubory
	+	* Podivejte se na vnitrni strukturu zapojeni v FPGA Implementation -> Place & route ->View and routed design (FPGA editor)
	+	* Nezapomente si zkontrolovat piny v UCF souboru (zejmena pin V4)
	+
	+
	+
	+
	+	====== Cviceni 3 ======
	+	* Realizujte priklady 3 a 4.
	+
	+
	+	====== Cviceni 4 ======
	+	* Realizujte priklady 5 a 6.
	+
	+
	+
	+
	+
	+
	+
	+
	+
	+	====== Cviceni 5 ======
	+
	+	==== Cast 1 ====
	+
	+	* Zrealizujte obousmerný cítac
	+	* Vstupy obvodu a ovládání
	+	* btn_up – tlacítko, stiskem zapne/vypne cítání nahoru
	+	* btn_down – tlacítko, stiskem zapne/vypne cítání dolu
	+	* Výstupy obvodu
	+	* value – hodnota cítace (binární)
	+	* Navrhujte parametrizovatelné entity (GENERIC)
	+	* Entitu btn_ed (detektor nábežné hrany na tlacítku) navrhnete tak, aby byla použitelná pro libovolný pocet tlacítek.
	+
	+	{{obousmernycitac.gif\|}}
	+
	+	==== Cast 2 ====
	+
	+	* Doplnte obvod z príkladu 1 o následující funkce:
	+	* Výstup BUSY – aktivní tehdy, když cítac pracuje
	+	* Saturacní cítac – pri dosažení hodnoty TOP pri cítání nahoru a hodnoty 0 pri cítání dolu se cítac zastaví (nepretece). Upravte i rídicí automat tak, aby v prípade, kdy má cítac hodnotu 0,
	+	nereagoval na tlacítko btn_down a v prípade, kdy má cítac hodnotu TOP, nereagoval na tlacítko btn_up.
	+
	+
	+	==== Cast 3 ====
	+
	+	* Rozšírení cítace z casti 1
	+	* BCD cítac místo binárního
	+	* Prevodník z BCD kódu na 7-segmentový displej
	+	* Vstupy obvodu a ovládání
	+	* btn_up – tlacítko, stiskem zapne/vypne cítání nahoru
	+	* btn_down – tlacítko, stiskem zapne/vypne cítání dolu
	+	* Výstupy obvodu na diody
	+
	+
	+	BCD kod -doplnit FIXME
	+
	+	{{obousmernycitacbcd.gif\|}}
	+
	+
	+
	+	==== Cast 4 ====
	+	* Zadání samostatné práce pro cvicení 5
	+	* Samostatná práce zadaná na 5. cvičení – první zápočtová úloha.
	+	* vyberte si ulohu z http://service.felk.cvut.cz/courses/X36JPO/digilent/zadani_lab_prace.htm a zrealizujte ji
	+	* vstupy jsou na tlacitkach a spinacich
	+	* vystupy jsou na led diodach (v pripade vice bitoveho vystupu vyclente spinac na prepinani vystupu)
	+
	+
	+	====== Cviceni 6, 7 ======
	+	* Samostatná práce zadaná na 5. cvičení – první zápočtová úloha.
	+
	+
	+	====== Cviceni 8 ======
	+	* Samostatná práce zadaná na 5. cvičení – první zápočtová úloha.
	+	* Odevzdání druhé zápočtové úlohy.
	+	* Zadani druhe zapoctove ulohy
	+
	+
	+
	+	==== Druhe zapoctove ulohy ====
	+	* VGA test
	+	* zrealizujte generator VGA signalu.
	+	* na spinace umistete pridavani barevnych slozek RGB. Na kazdy spinac jednu barvu
	+	* na ctvrty spinac umistete primitivni test - pruhy
	+
	+
	+	* A/D, D/A prevodnik
	+	* generujte trojuhelnikovy signal a pilu a posilejte jej na D/A prevodnik
	+	* trojuhelnikovy signal - citani nahoru a dolu
	+	* pila - citac s pretecenim do 0
	+	* vystup zobrazte na osciloskopu
	+	* D/A prevodnik komunikuje pres SPI rozhrani
	+
	+	* LCD
	+	* prostudujte LCD radic
	+	* vytvorte univerzalni interface pro vase kolegy aby mohli jednodusse zadavat znaky
	+
	+	* PS2 - 1
	+	* posilejte znaky pres PS2 interface a prijimejte je na PC (testovaci program je hyperterminal)
	+	* modul udelejte obecne aby vasi kolegove mohli vas modul vyuzit k odesilani znaku
	+
	+	* PS2 - 2
	+	* prijimejte znaky pres PS2 a zobrazujte jej na LCD display
	+
	+	====== Cviceni 9, 10, 11 ======
	+	* Samostatná práce zadaná na 8. cvičení – druhá zápočtová úloha.
	+
	+
	+	====== Cviceni 12 ======
	+	* Odevzdání druhé zápočtové úlohy.
	+	====== Cviceni 13 ======
	+	* Odevzdání druhé zápočtové úlohy.
	+	Zápočtový test. Odevzdání druhé zápočtové úlohy.
	+
	+
	+	====== Cviceni 14 ======
	+	Klasifikace a zápočet.
	+
	+	^Znamka^Pozadavky^
	+	\|1\|Odevzdana prvni semestralni uloha, odevzdana druha semestralni uloha vcetne dokumentace\|
	+	\|2\|Odevzdana prvni semestralni uloha, odevzdana druha semestralni uloha\|
	+	\|3\|Odevzdana prvni semestralni uloha\|
	+
	+
	+
	+	====== Priklady ======
	+
	+	===== Kombinační obvody =====
	+	==== Příklad 1 – vícevstupé hradlo OR ====
	+	* Vytvorte jednoduche vstupni hradlo - vstupy jsou prepinace a spinace (celkem 8 vstupu) - vystup na led diodu
	+	* spusťte syntézu pouze pro tento soubor pomocí příkazu Synthesize – XST z okna Processes.
	+	* Vyzkoušejte příkaz View synthesis report z procesu Synthesize-XST a zjistěte počet a typ prostředků FPGA použitých pro toto hradlo
	+	* Vyzkoušejte příkaz View RTL Schematic z procesu Synthesize-XST. (Vnitřní schéma komponenty se zobrazí po poklepání na komponentu, předchozí úroveň naopak poklepáním mimo komponentu.)
	+	* Vyzkoušejte příkaz View Technology Schematic z procesu Synthesize-XST. Porovnejte s RTL schématem a s výsledky reportu.
	+
	+	{{or8.gif\|Schema hradla}}
	+
	+
	+	==== Příklad 2 – multiplexor ====
	+	* Vytvorte jednoduche vstupni hradlo - vstupy jsou 4 spinace a 2 prepinace na volbu adresy - vystup na led diodu
	+	* Podivejte se na vnitrni strukturu v FPGA editoru
	+	* Zjistěte počet a typ použitých prostředků FPGA a prohlédněte obě schémata
	+
	+	{{multiplexor.gif\|Schema hradla}}
	+
	+
	+	==== Příklad 3 – 4-bitová sčítačka ====
	+	* Pomocí přepínačů (operand a) a spinacu (operand b) a led diod (výsledek) vyzkoušejte funkci obvodu
	+	* Zjistěte počet a typ použitých prostředků FPGA a prohlédněte obě schémata
	+
	+
	+	{{scitacka.gif\|Schema obvodu}}
	+
	+	* vysledek pokud ma byt 5 bitovy tak museji byt i scitance 5 bitove - rozsireni provedete pomoci konstrukce q <= (0 & a) + (0 & b); q je 5 bitove, a a b jsou 4 bitove
	+
	+	===== Sekvenční obvody =====
	+	==== Příklad 4 – detektor hrany ====
	+	* Pomocí spinace a LED vyzkoušejte funkci obvodu. Výstupní puls detektoru prodlužte na 50ms, aby byl okem pozorovatelný.
	+	* Zjistěte počet a typ použitých prostředků FPGA a prohlédněte obě schémata
	+	{{detektor.gif\|Schema hradla}}
	+
	+
	+	==== Příklad 5 – čítač ====
	+	* Pomocí spinace a led diod (hodnota čítače) vyzkoušejte funkci obvodu. Periodu čítání nastavte na 0,5s.
	+	* Zjistěte počet a typ použitých prostředků FPGA a prohlédněte obě schémata
	+	{{citac.gif\|Schema obvodu}}
	+
	+
	+	==== Příklad 6 – předdělička ====
	+	* Pomocí dvou přepínačů (perioda předděličky), spinace a LED vyzkoušejte funkci obvodu. Výstupní puls předděličky bude nastaven na 50ms, aby byl okem pozorovatelný. Perioda čítání bude nastavena na 0,5s.
	+	* Zjistěte počet a typ použitých prostředků FPGA a prohlédněte obě schémata
	+
	+	{{preddelicka.gif\|Schema obvodu}}
	+
	+
	+
	+	====== Ostatní ======
	+	===== Konzultace =====
	+	* Ohledně konzultací se předem obracejte výhradně emailem na adresu simekm2@fel.cvut.cz
	+	* Konzultační hodiny středa 11 - 12 hodin
	+
	+
	+
	+
	+
	+	===== Manuály =====
	+	==== Electronic documents ====
	+
	+	* VHDL
	+	* [[http://service.felk.cvut.cz/doc/vhdl/Refguide.htm\|VHDL reference manual]], installation program is [[http://service.felk.cvut.cz/courses/36SIM/REFGUIDE/refguide.exe\|here]].
	+	* [[http://service.felk.cvut.cz/courses/36SIM/COOKBOOK.VHD\|VHDL CookBook]] in PostScript.
	+	* [[http://service.felk.cvut.cz/courses/36SIM/KNIHOVNY\|Standard VHDL libraries]], located in $MODELSIM/vhdl_src/std/, $MODELSIM/vhdl_src/ieee/ and $MODELSIM/vhdl_src/synopsys/
	+	* ModelSim
	+	* [[http://service.felk.cvut.cz/courses/36SIM/MODELSIM\|Manuals]] also located at $MODELSIM/docs/
	+	* VHDL for synthesis
	+	* [[http://service.felk.cvut.cz/courses/36SIM/CODING_HINTS/Xilinx_hdl-coding.pdf\|Some tips]] from [[http://www.xilinx.com/\|Xilinx]] company about VHDL coding for synthesis.
	+	* Rules for writing synthesisable code ([[http://service.felk.cvut.cz/doc/vhdl/vhdlsynt.pdf\|simple version in czech]]), ([[http://service.felk.cvut.cz/courses/X36PNO/labs/VHDL_synth_rules.pdf\|advanced version in english]]), courtesy of [[http://www.asicentrum.cz/\|ASICentrum]] company.
	+	* [[http://service.felk.cvut.cz/courses/36SIM/VASCO/Vasco_VHDL_setup.exe\|VHDL synthesis]] tutorial from VASCO
	+
	+	==== Internet resources ====
	+
	+	* [[http://vhdl.org/\|VHDL International]]
	+	* [[ftp://ftp.cs.adelaide.edu.au/pub/VHDL-Cookbook/\|VHDL CookBook]] or [[http://service.felk.cvut.cz/courses/36SIM/COOKBOOK.VHD\|here]]
	+	* [[http://www.vhdl-online.de/tutorial/\|VHDL tutorial]] - University of Nurnberg
	+	* [[http://esd.cs.ucr.edu/labs/tutorial/\|VHDL tutorial]] - learn by example
	+	* [[http://www.model.com/\|Model Technology]], [[http://www.mentor.com/\|Mentor Graphics Corporation]]
	+	* [[http://tech-www.informatik.uni-hamburg.de/vhdl/\|The Hamburg VHDL Archive]]
	+	* [[http://mikro.e-technik.uni-ulm.de/vhdl/vhdl_infos.html\|VHDL at Ulm technical university]]
	+	* [[http://www.eda.ei.tum.de/forschung/vhdl/\|The VHDL Resource Page]]
	+	* [[http://www.mrc.uidaho.edu/mrc/people/jff/bookmarks.html\|Jim Frenzel pages]], some links are not valid anymore.
	+
	+

Microblaze wiki page

Sun, 25 Dec 2011 12:35:39 +0200

1324812711		current
Line 36:		Line 36:
	* :!:[[git:git\|GIT and SVN Quick manual]]:!:		* :!:[[git:git\|GIT and SVN Quick manual]]:!:
	* :!:[[installation:installation\|Installation pages for CentOS 5.1]]:!:		* :!:[[installation:installation\|Installation pages for CentOS 5.1]]:!:
-
-	Czech part
	* :!:[[other:other\|Other (Czech)]]:!:		* :!:[[other:other\|Other (Czech)]]:!:

U-BOOT, eCos, Device Tree, Qemu and Linux for Xilinx Microblaze, PowerPC and Zynq

Thu, 03 May 2012 10:17:24 +0200

1336032868		current
Line 74:		Line 74:
	* ELCE2011 - http://free-electrons.com/blog/elce-2011-videos/		* ELCE2011 - http://free-electrons.com/blog/elce-2011-videos/
	* ELC2010 - http://free-electrons.com/blog/elc-2010-videos/ --- //[[monstr@monstr.eu\|Michal Simek]] 2010/09/08 14:29//		* ELC2010 - http://free-electrons.com/blog/elc-2010-videos/ --- //[[monstr@monstr.eu\|Michal Simek]] 2010/09/08 14:29//
		+	* ELC2009 - http://free-electrons.com/blog/elc-2009-videos/
	* Look at the second PetaLogix youtube "MicroBlaze / PetaLinux virtual framebuffer QEMU demo". Go to [[qemu:qemu\|qemu page]] --- //[[monstr@monstr.eu\|Michal Simek]] 2010/09/08 08:07//		* Look at the second PetaLogix youtube "MicroBlaze / PetaLinux virtual framebuffer QEMU demo". Go to [[qemu:qemu\|qemu page]] --- //[[monstr@monstr.eu\|Michal Simek]] 2010/09/08 08:07//
	* Open Wiki to community --- //[[monstr@monstr.eu\|Michal Simek]] 2010/04/13 14:37//		* Open Wiki to community --- //[[monstr@monstr.eu\|Michal Simek]] 2010/04/13 14:37//

Test application for Microblaze

Wed, 01 Jul 2009 16:10:14 +0200

	current
Line 1:	Line 1:
	+	====== Test application for Microblaze ======
	+	===== Ethernet stress test =====
	+	Flood test
	+
	+	ping -f -s 1000 192.168.0.3
	+
	+
	+	===== Rotary switch =====
	+	kpad-test
	+
	+	===== GPIO test =====
	+
	+	gpio-test -d /dev/xgpio1 -k
	+
	+	===== Fslcat - testing fsl connection =====
	+
	+	Author: Dr. Johann Pfeffer
	+
	+	#include <stdio.h>
	+	#include <unistd.h> /* close() */
	+	#include <stdlib.h> /* EXIT_FAILURE */
	+
	+	#include <fcntl.h>
	+	#include <asm/fslfifo_ioctl.h>
	+	#include <sys/ioctl.h>
	+
	+	#define FIFO_DEVICE "/dev/fslfifo0"
	+	#define BUF_SIZE 256
	+
	+	static void usage(char *prgname)
	+	{
	+	fprintf(stderr, "Usage: %s [options] filename\n"
	+	"Following options are recognized:\n"
	+	"\t-d fsl_dev\tFSL device which should be handled (default: %s)\n"
	+	"\t-w width\tSet width of the FSL link: Valid values are 1, 2, 4\n"
	+	"\t-r\tReset the FSL device\n"
	+	"\t-s msecs\tSleep for the given number of milliseconds after transmitting %d bytes\n"
	+	"\t-h\tShow this help text\n"
	+	,prgname, FIFO_DEVICE, BUF_SIZE);
	+	exit(1);
	+	}
	+
	+	int main(int argc, char *argv[])
	+	{
	+	unsigned long arg;
	+	int fsl_fd, rv, inp_fd;
	+	char *fsl_dev = FIFO_DEVICE;
	+	unsigned fsl_width = 4, fsl_reset = 0, send_delay = 0;
	+
	+	while(0 <= (rv = getopt(argc, argv, "d:rs:w:h"))) {
	+	switch(rv) {
	+	case 'd':
	+	fsl_dev = optarg;
	+	break;
	+	case 'r':
	+	++fsl_reset;
	+	break;
	+	case 's':
	+	send_delay = 1000 * strtoul(optarg, NULL, 0);
	+	break;
	+	case 'w':
	+	fsl_width = strtoul(optarg, NULL, 0);
	+	break;
	+	case 'h':
	+	default:
	+	usage(argv[0]);
	+	break;
	+	}
	+	}
	+	if(!(1 == fsl_width \|\| 2 == fsl_width \|\| 4 == fsl_width)) {
	+	fprintf(stderr, "Wrong FSL link width %d\n", fsl_width);
	+	usage(argv[0]);
	+	}
	+
	+	fsl_fd = open(fsl_dev, O_RDWR);
	+	if(0 > fsl_fd) {
	+	perror(fsl_dev);
	+	return fsl_fd;
	+	}
	+	if(optind < argc) {
	+	inp_fd = open(argv[optind], O_RDONLY);
	+	if(0 > inp_fd) {
	+	perror(argv[optind]);
	+	return EXIT_FAILURE;
	+	}
	+	}
	+	else
	+	inp_fd = STDIN_FILENO;
	+	++optind;
	+
	+	// Set the FIFO width (1, 2, 4 bytes)
	+	arg = fsl_width;
	+	rv = ioctl(fsl_fd, FSLFIFO_IOCTWIDTH, arg);
	+	if(rv < 0) {
	+	perror("FSLFIFO_IOCTWIDTH");
	+	close(fsl_fd);
	+	return rv;
	+	}
	+
	+	// Read back the FIFO width. "arg" is only dummy
	+	rv = 0;
	+	rv = ioctl(fsl_fd, FSLFIFO_IOCQWIDTH, arg);
	+	if(0 > rv \|\| fsl_width != rv) {
	+	perror("FSLFIFO_IOCQWIDTH");
	+	close(fsl_fd);
	+	return rv;
	+	}
	+
	+	// Reset FSL link
	+	if(fsl_reset) {
	+	fprintf(stderr, "Resetting device\n");
	+	arg = 0;
	+	rv = ioctl(fsl_fd, FSLFIFO_IOCRESET, arg);
	+	if(rv < 0) {
	+	perror("FSLFIFO_IOCRESET");
	+	close(fsl_fd);
	+	return rv;
	+	}
	+	}
	+
	+	fprintf(stderr, "FSL link %s initialised successfully with width %d\n", fsl_dev, fsl_width);
	+
	+	{
	+	static unsigned char buf[BUF_SIZE];
	+	while(1) {
	+	int n = read(inp_fd, buf, sizeof(buf));
	+	if(0 < n) {
	+	unsigned char *wdata = buf;
	+	do {
	+	rv = write(fsl_fd, wdata, n);
	+	if(0 <= rv) {
	+	//fprintf(stderr, "Written % 4d bytes to fsl link\n", rv);
	+	wdata += rv;
	+	n -= rv;
	+	}
	+	else {
	+	perror("FSL write");
	+	n = 0;
	+	}
	+	} while(n);
	+	if(send_delay)
	+	usleep(send_delay);
	+	}
	+	else if(!n)
	+	break;
	+	else {
	+	perror("STDIN_FILENO");
	+	return EXIT_FAILURE;
	+	}
	+	}
	+	}
	+
	+	return EXIT_SUCCESS;
	+	}
	+

1324812711		current
Line 36:		Line 36:
	* :!:[[git:git\|GIT and SVN Quick manual]]:!:		* :!:[[git:git\|GIT and SVN Quick manual]]:!:
	* :!:[[installation:installation\|Installation pages for CentOS 5.1]]:!:		* :!:[[installation:installation\|Installation pages for CentOS 5.1]]:!:
-
-	Czech part
	* :!:[[other:other\|Other (Czech)]]:!:		* :!:[[other:other\|Other (Czech)]]:!: